本公開(kāi)涉及一種包括消除在電源線中產(chǎn)生的浪涌的電路的半導(dǎo)體集成電路。
背景技術(shù)：
：：通常，諸如大規(guī)模集成電路(lsi)等半導(dǎo)體集成電路隨著半導(dǎo)體集成電路的小型化和電壓的降低而增大了保護(hù)具有預(yù)定功能的內(nèi)部電路(在下文中，被稱為受保護(hù)電路)免受在電源線中產(chǎn)生的浪涌的影響的重要性。通過(guò)相對(duì)于電源線的外部端子的靜電放電(esd)，電源線電壓急劇增大，即，esd浪涌作為在電源線中產(chǎn)生的代表性浪涌而是公知的。為了防止esd浪涌在外部端子中產(chǎn)生的高電壓脈沖損壞受保護(hù)電路，用于esd保護(hù)的器件或電路與受保護(hù)電路一起集成在半導(dǎo)體基板上。例如，作為用于esd保護(hù)的器件或電路，ggmos(柵極接地的mos)、晶閘管和rcmos是公知的。雖然根據(jù)目的來(lái)適當(dāng)?shù)厥褂糜糜趀sd保護(hù)的器件或電路，但是近年來(lái)經(jīng)常使用設(shè)計(jì)相對(duì)簡(jiǎn)單的具有rcmos構(gòu)成的esd保護(hù)電路(例如，參考專利文獻(xiàn)1和非專利文獻(xiàn)1)。引用文獻(xiàn)列表專利文獻(xiàn)專利文獻(xiàn)1：日本未審查專利申請(qǐng)公開(kāi)no.2012-253266非專利文獻(xiàn)非專利文獻(xiàn)1：c.a.torresetal；“modular,portable,andeasilysimulatedesdprotectionnetworksforadvancedcmostechnologies”，electricaloverstress/electrostaticdischargesymposium，september11～13。symposiumproceedings，pp.81～94，fig.1。技術(shù)實(shí)現(xiàn)要素：作為具有rcmos構(gòu)成的esd保護(hù)電路，其中在電源配線和接地配線之間設(shè)置有檢測(cè)電路、反相器電路和保護(hù)晶體管的構(gòu)成是公知的。在所述構(gòu)成中，檢測(cè)電路使用電阻器和電容器，反相器電路使用cmos，并且保護(hù)晶體管將在電源配線中產(chǎn)生的浪涌傳遞到接地配線。mos晶體管用作保護(hù)晶體管。在具有上述rcmos構(gòu)成的esd保護(hù)電路中，當(dāng)產(chǎn)生浪涌時(shí)，保護(hù)晶體管接通以將浪涌從電源配線傳遞到接地配線。當(dāng)沒(méi)有浪涌產(chǎn)生時(shí)，保護(hù)晶體管關(guān)閉并處于待機(jī)狀態(tài)。然而，即使當(dāng)用作保護(hù)晶體管的mos晶體管處于截止?fàn)顟B(tài)時(shí)，也會(huì)產(chǎn)生截止泄漏電流，并且截止泄漏電流導(dǎo)致待機(jī)狀態(tài)下的功耗增大。因此，期望減少截止泄漏電流。專利文獻(xiàn)1提出：在具有rcmos構(gòu)成的esd保護(hù)電路中，通過(guò)將設(shè)置在反相器電路的最后一級(jí)中的反相器的一端連接到不同于電源配線和接地配線的第三電源線來(lái)減少截止泄漏電流。然而，在專利文獻(xiàn)1所述的電路中，當(dāng)產(chǎn)生浪涌時(shí)，過(guò)電流可能流過(guò)與第三電源線連接的反相器，從而可能導(dǎo)致esd保護(hù)功能的喪失。因此，期望提供一種半導(dǎo)體集成電路，其能夠在維持esd保護(hù)功能的同時(shí)減少正常操作期間的功耗。根據(jù)本公開(kāi)實(shí)施方案的半導(dǎo)體集成電路包括：與受保護(hù)電路連接的第一電源線和第二電源線；被供給有與供給到所述第一電源線和第二電源線的電壓不同的電壓的第三電源線；連接在所述第一電源線和第二電源線之間并檢測(cè)在所述第一電源線中產(chǎn)生的浪涌的檢測(cè)電路；包括串聯(lián)連接的至少一個(gè)反相器并且連接在所述第一電源線和第二電源線之間的反相器電路；連接在所述第一電源線和第二電源線之間并且受到所述檢測(cè)電路的輸出控制使得所述浪涌流過(guò)所述第二電源線的保護(hù)晶體管；和至少與所述第三電源線和所述保護(hù)晶體管連接的時(shí)間常數(shù)電路。在根據(jù)本公開(kāi)實(shí)施方案的半導(dǎo)體集成電路中，時(shí)間常數(shù)電路與第三電源線和保護(hù)晶體管連接，從而使得可以減少保護(hù)晶體管的截止泄漏電流。在根據(jù)本公開(kāi)實(shí)施方案的半導(dǎo)體集成電路中，時(shí)間常數(shù)電路與第三電源線和保護(hù)晶體管連接。這使得可以減少保護(hù)晶體管的截止泄漏電流，并且可以在維持esd保護(hù)功能的同時(shí)減少正常操作期間的功耗。需要指出的是，這里記載的效果是非限制性的。由本技術(shù)實(shí)現(xiàn)的效果可以是本公開(kāi)中所記載的效果中的一種或多種。附圖說(shuō)明圖1是示出了典型的esd保護(hù)電路的構(gòu)成例的電路圖。圖2是示出了流過(guò)nmos晶體管的截止泄漏電流的說(shuō)明圖。圖3是示出了其中截止泄漏電流減少的esd保護(hù)電路的例子的電路圖。圖4是示出了根據(jù)本公開(kāi)第一實(shí)施方案的半導(dǎo)體集成電路的例子的電路圖。圖5是示出了由圖4所示的電路引起的截止泄漏電流的減少的說(shuō)明圖。圖6是示出了根據(jù)第一實(shí)施方案的第一變形例的半導(dǎo)體集成電路的例子的電路圖。圖7是示出了根據(jù)第一實(shí)施方案的第二變形例的半導(dǎo)體集成電路的例子的電路圖。圖8是示出了根據(jù)第一實(shí)施方案的第三變形例的半導(dǎo)體集成電路的例子的電路圖。圖9是示出了根據(jù)第二實(shí)施方案的半導(dǎo)體集成電路的例子的電路圖。圖10是示出了由圖9所示的電路引起的截止泄漏電流的減少的說(shuō)明圖。具體實(shí)施方式下面，參照附圖對(duì)本公開(kāi)的一些實(shí)施方案進(jìn)行詳細(xì)說(shuō)明。需要指出的是，按照以下順序進(jìn)行說(shuō)明。0.esd保護(hù)電路的說(shuō)明(圖1～圖3)0.1構(gòu)成0.1.1第一比較例的構(gòu)成0.1.2第二比較例的構(gòu)成0.2問(wèn)題1.第一實(shí)施方案1.1構(gòu)成和操作(圖4和圖5)1.2效果1.3變形例1.3.1第一變形例和第二變形例(其中反相器的級(jí)數(shù)設(shè)定為兩級(jí)以上的構(gòu)成例)(圖6和圖7)1.3.2第三變形例(其中保護(hù)晶體管由pmos晶體管構(gòu)成的構(gòu)成例)(圖8)2.第二實(shí)施方案(圖9和圖10)3.其他實(shí)施方案<0.esd保護(hù)電路的說(shuō)明>首先，對(duì)作為根據(jù)本公開(kāi)的半導(dǎo)體集成電路的比較例的esd保護(hù)電路的構(gòu)成和問(wèn)題進(jìn)行說(shuō)明。[0.1構(gòu)成][0.1.1第一比較例的構(gòu)成]圖1示出了根據(jù)本公開(kāi)的半導(dǎo)體集成電路的第一比較例的電路。圖1所示的第一比較例的電路示出了基于上述非專利文獻(xiàn)1的記載的具有典型的rcmos構(gòu)成的esd保護(hù)電路100的構(gòu)成例。圖1所示的esd保護(hù)電路100包括：外部端子(vdd端子)2t與其連接的電源配線(第一電源線)2；和外部端子(vss端子)3t與其連接的基準(zhǔn)電壓配線(第二電源線)3。在電源配線2和基準(zhǔn)電壓配線3之間施加電源電壓vdd。esd保護(hù)電路100還包括在電源配線2和基準(zhǔn)電壓配線3之間的反相器電路4、保護(hù)晶體管5和檢測(cè)電路8。保護(hù)晶體管5將由esd引起的在電源配線2中產(chǎn)生的高電壓脈沖傳遞到基準(zhǔn)電壓配線3。例如，保護(hù)晶體管5可以由nmos晶體管構(gòu)成并且可以具有與電源配線2連接的漏極端子和與基準(zhǔn)電壓配線3連接的源極端子。檢測(cè)電路8構(gòu)成包括檢測(cè)電阻器ra和檢測(cè)電容器ca的rc串聯(lián)電路。反相器電路4包括每個(gè)都具有cmos構(gòu)成的至少一個(gè)反相器。在圖1中示出了其中第一反相器inv1、第二反相器inv2和第三反相器inv3串聯(lián)連接的三級(jí)構(gòu)成的例子。反相器電路4的輸入端與檢測(cè)電阻器ra和檢測(cè)電容器ca之間的節(jié)點(diǎn)連接。反相器電路4的輸出端與保護(hù)晶體管5的柵極端子連接。例如，esd保護(hù)電路100通過(guò)利用從檢測(cè)電阻器ra和檢測(cè)電容器ca獲得的時(shí)間常數(shù)而設(shè)計(jì)成不對(duì)電源配線2的正常電位上升和波動(dòng)產(chǎn)生反應(yīng)。當(dāng)在正常通電期間有意提高電源配線2的電位時(shí)，其脈沖的上升速度小于esd浪涌產(chǎn)生時(shí)的上升速度。因此，連接檢測(cè)電阻器ra與檢測(cè)電容器ca的節(jié)點(diǎn)的電位vrc的上升相對(duì)于電源配線2的電位上升不存在延遲。相比而言，當(dāng)將比正常操作中估計(jì)的頻率高的頻率的脈沖(例如，esd浪涌)施加到電源配線2時(shí)，連接檢測(cè)電阻器ra與檢測(cè)電容器ca的節(jié)點(diǎn)的電位vrc在電源配線2的電位上升之后上升。作為esd的代表性模型的人體模型(hbm)中的電位在諸如幾百納秒的極短時(shí)間內(nèi)上升，并且通過(guò)如此高頻率的電位的上升，以使得上述電位vrc在電源配線2的電位上升之后上升的方式來(lái)確定檢測(cè)電路8的時(shí)間常數(shù)。當(dāng)電位vrc在電源配線2的電位上升之后上升時(shí)，在反相器電路4中產(chǎn)生的正脈沖被施加到保護(hù)晶體管5的柵極，直到電位vrc達(dá)到反相器電路4的反相器的閥值時(shí)停止施加。結(jié)果，在由正脈沖限定的時(shí)間內(nèi)保護(hù)晶體管5導(dǎo)通，從而將esd浪涌從電源配線2傳遞到基準(zhǔn)電壓配線3。這保護(hù)了連接在電源配線2和基準(zhǔn)電壓配線3之間的充當(dāng)受保護(hù)電路的內(nèi)部電路免受esd浪涌的影響。當(dāng)電位vrc達(dá)到反相器電路4的反相器的閥值時(shí)，終止向保護(hù)晶體管5的柵極施加正脈沖。這使得快速關(guān)閉保護(hù)晶體管5。以這種方式，esd保護(hù)電路100利用由rc串聯(lián)電路構(gòu)成的檢測(cè)電路8來(lái)檢測(cè)esd浪涌，從而響應(yīng)于檢測(cè)電路8的檢測(cè)結(jié)果來(lái)快速地將esd浪涌從電源配線2消除。esd保護(hù)電路100的操作必須滿足以下情況(1)和(2)中的要求。(1)在正常操作期間(未施加浪涌)：這里，“在正常操作期間(未施加浪涌)”表示其中在正常操作期間預(yù)定存在電源配線2的電位變動(dòng)、但不會(huì)向電源配線2施加足以使保護(hù)晶體管5接通的浪涌的操作狀態(tài)。預(yù)定的電源配線2的電位變動(dòng)表示電源啟動(dòng)和關(guān)閉時(shí)的電位變動(dòng)以及由電路操作引起的其中電源配線2的電位以小的振幅波動(dòng)的電位變動(dòng)。當(dāng)電源配線2保持在電源電壓vdd時(shí)，檢測(cè)電容器ca處于高阻抗?fàn)顟B(tài)。因此，連接檢測(cè)電阻器ra與檢測(cè)電容器ca的節(jié)點(diǎn)的電位vrc變?yōu)榛旧蟞(vdd)電平。h電平的電位被施加到作為三個(gè)反相器中的第一級(jí)的第一反相器inv1的輸入端，并且第一反相器inv1的輸出相應(yīng)地變?yōu)閘(vss)電平。第一反相器inv1的輸出(l電平)確定了第二反相器inv2和第三反相器inv3的相應(yīng)輸出。此時(shí)，第二反相器inv2的輸出變?yōu)閔電平，并且第三反相器inv3的輸出變?yōu)閘電平。因此，由于此時(shí)保護(hù)晶體管5的柵極處于l(vss)電平，所以保護(hù)晶體管5的溝道關(guān)閉。這防止了電流從被供給有電源電壓vdd的電源配線2流向被供給有基準(zhǔn)電壓vss的基準(zhǔn)電壓配線3。(2)當(dāng)在組裝工作期間施加esd浪涌時(shí)：在這種情況下，通常進(jìn)行esd測(cè)試。通常在組裝工作期間，作為靜電防護(hù)措施常僅將基準(zhǔn)電壓配線3連接至基準(zhǔn)電位(例如，接地電壓)。相比而言，電源配線2與其連接的vdd端子2t沒(méi)有接線。此時(shí)，由于不是向每個(gè)反相器都供電，所以保護(hù)晶體管5的柵極電位是不確定的(例如，浮動(dòng))。在這種狀態(tài)下，當(dāng)向vdd端子2t突然施加esd浪涌時(shí)，使用esd浪涌代替電源電壓vdd，反相器電路4和保護(hù)晶體管5變得可操作短時(shí)間。在這種情況下，即使在組裝工作期間，保護(hù)晶體管5也接通短時(shí)間，從而允許消除esd浪涌。[0.1.2第二比較例的構(gòu)成]圖3示出了根據(jù)本公開(kāi)的半導(dǎo)體集成電路的第二比較例的電路。圖3所示的第二比較例的電路示出了基于上述專利文獻(xiàn)1的記載的其中截止泄漏電流減少的具有rcmos構(gòu)成的esd保護(hù)電路101的構(gòu)成例。在圖3的esd保護(hù)電路101中，示出了圖1的esd保護(hù)電路100中的反相器電路4具有具體的晶體管構(gòu)成。與圖1的esd保護(hù)電路100一樣，在圖3的esd保護(hù)電路101中也設(shè)置有作為外部端子的vdd端子2t和vss端子3t；然而，在圖示中省略了外部端子。另外，在圖3的電路例子中，設(shè)置有與電源配線2和基準(zhǔn)電壓配線3連接并被供給有電源的受保護(hù)電路6。esd保護(hù)電路101和受保護(hù)電路6集成在一個(gè)半導(dǎo)體基板上，從而構(gòu)成半導(dǎo)體集成電路。在esd保護(hù)電路101中，反相器電路4的第一反相器inv1、第二反相器inv2和第三反相器inv3中的每一個(gè)都由在電源配線2和基準(zhǔn)電壓配線3之間串聯(lián)連接的pmos晶體管4p和nmos晶體管4n構(gòu)成。第一級(jí)中的第一反相器inv1的pmos晶體管4p和nmos晶體管4n共用的柵極連接在檢測(cè)電阻器ra和檢測(cè)電容器ca之間。此外，第一反相器inv1的pmos晶體管4p和nmos晶體管4n共用的漏極與下一級(jí)中的第二反相器inv2的輸入端連接。第二反相器inv2和第三反相器inv3都具有與第一反相器inv1的構(gòu)成基本上相似的構(gòu)成。最后一級(jí)中的第三反相器inv3的輸出端與保護(hù)晶體管5的柵極端子連接。在esd保護(hù)電路101中，僅最后一級(jí)中的第三反相器inv3的nmos晶體管4n的源極端子與不同于基準(zhǔn)電壓配線3的第三電源線7連接。第三電源線7是供給負(fù)電壓(-vs)的配線，并且可以與未示出的外部端子(-vs端子)連接。需要指出的是，當(dāng)受保護(hù)電路6是使用同一負(fù)電壓(-vs)的電路時(shí)，esd保護(hù)電路101可以優(yōu)選與受保護(hù)電路6共享第三電源線7。另外，例如，當(dāng)負(fù)電壓(-vs)從半導(dǎo)體集成電路內(nèi)的電源電壓vdd產(chǎn)生時(shí)，不需要外部端子。在上述(1)的正常操作期間，保護(hù)晶體管5的泄漏電流成為圖1的esd保護(hù)電路100的構(gòu)成中的問(wèn)題。圖2是典型的nmos晶體管的柵極電壓vg相對(duì)于漏極電流id的特性曲線圖。當(dāng)在正常操作期間保護(hù)晶體管5的柵極電壓vg為0v時(shí)，其溝道關(guān)閉。然而，稱為截止泄漏電流的微量電流在保護(hù)晶體管5的源極和漏極之間流動(dòng)。例如，在圖2的例子中，當(dāng)柵極電壓vg為0v時(shí)，可以產(chǎn)生每單位柵極寬度(1μm)約0.1na的截止泄漏電流。保護(hù)晶體管5通常具有允許大量電流流過(guò)其中的尺寸，并且具有通常為1mm以上的較大的柵極寬度，從而導(dǎo)致較大的功耗。為了減少截止泄漏電流，在圖3的esd保護(hù)電路101中，僅對(duì)最后一級(jí)中的第三反相器inv3的nmos晶體管4n的源極端子施加低于基準(zhǔn)電壓vss的負(fù)電壓偏壓(-vs)。在esd保護(hù)電路101中，在上述(1)的正常操作期間(未施加浪涌)，第三電源線7的電壓獨(dú)立于基準(zhǔn)電壓配線3設(shè)定。這減少了保護(hù)晶體管5的截止泄漏電流。例如，將負(fù)電壓(-vs)供給到第三電源線7。在這種情況下，在最后一級(jí)中的第三反相器inv3的操作期間，第三反相器inv3的nmos晶體管4n將負(fù)電壓(-vs)施加到保護(hù)晶體管5的柵極。與圖1的esd保護(hù)電路100一樣，當(dāng)施加負(fù)電壓(-vs)時(shí)與當(dāng)施加基準(zhǔn)電壓vss(通常為0v)時(shí)相比，保護(hù)晶體管5的截止泄漏電流減少了。[0.2問(wèn)題]如上所述，在圖3的esd保護(hù)電路101中，在保護(hù)晶體管5之前的第三反相器inv3的nmos晶體管4n的源極側(cè)和背柵極未被設(shè)定為基準(zhǔn)電壓vss而被設(shè)定為負(fù)電壓(-vs)。這導(dǎo)致在上述(1)的正常操作期間(未施加浪涌)保護(hù)晶體管5的柵極電壓變?yōu)樨?fù)值，從而減少了保護(hù)晶體管5的截止泄漏電流。然而，在圖3的esd保護(hù)電路101中，除了第三反相器inv3的nmos晶體管4n的源極之外，還需要將nmos晶體管4n的背柵極(p阱)設(shè)定為負(fù)電壓。為了將背柵極設(shè)定為負(fù)電壓，需要將第三反相器inv3的nmos晶體管4n的阱單獨(dú)與其他mos晶體管分開(kāi)。與圖1的esd保護(hù)電路100相比，這在設(shè)計(jì)和布局上是困難的，原因是需要使用與其他mos晶體管不同的電源的阱。<1.第一實(shí)施方案>接著，對(duì)本公開(kāi)的第一實(shí)施方案進(jìn)行說(shuō)明。在下文中，適當(dāng)省略了對(duì)與圖1和圖3所示的電路的部分(包括構(gòu)成和操作)類似的部分的說(shuō)明。[1.1構(gòu)成和操作]圖4示出了根據(jù)本公開(kāi)第一實(shí)施方案的半導(dǎo)體集成電路的構(gòu)成例。在圖4的電路例子中，esd保護(hù)電路1和受保護(hù)電路6集成在一個(gè)半導(dǎo)體基板中，從而構(gòu)成半導(dǎo)體集成電路。與圖3的半導(dǎo)體集成電路一樣，圖4的半導(dǎo)體集成電路與受保護(hù)電路6連接，并且包括將電源電壓vdd供給到受保護(hù)電路6的電源配線2和基準(zhǔn)電壓配線3。另外，圖4的半導(dǎo)體集成電路包括被供給有與供給到電源配線2和基準(zhǔn)電壓配線3的電壓不同的電壓的第三電源線7。與圖1的電路例子一樣，圖4的esd保護(hù)電路1還包括在電源配線2和基準(zhǔn)電壓配線3之間的反相器電路4、保護(hù)晶體管5和檢測(cè)電路8。在圖4的esd保護(hù)電路1中，與圖3的電路例子一樣，示出了圖1的esd保護(hù)電路100中的反相器電路4具有具體的晶體管構(gòu)成。與圖1的esd保護(hù)電路100一樣，在圖4的esd保護(hù)電路1中也設(shè)置有作為外部端子的vdd端子2t和vss端子3t；然而，在圖示中省略了外部端子。在圖4的esd保護(hù)電路1中示出了其中反相器電路4僅由第一反相器inv1這一級(jí)構(gòu)成的例子；然而，與后述的變形例一樣，反相器電路4可以具有包括兩個(gè)或多個(gè)反相器的兩級(jí)或多級(jí)構(gòu)成。第一反相器inv1由在電源配線2和基準(zhǔn)電壓配線3之間串聯(lián)連接的pmos晶體管4p和nmos晶體管4n構(gòu)成。圖4的esd保護(hù)電路1還包括作為與圖1和圖3的電路例子中的組成部分不同的組成部分的時(shí)間常數(shù)電路9。時(shí)間常數(shù)電路9至少與第三電源線7和保護(hù)晶體管5連接。時(shí)間常數(shù)電路9可以包括彼此串聯(lián)連接的電容器cb和電阻器rb。電容器cb的一端可以與反相器電路4的輸出端連接。電阻器rb的一端可以與第三電源線7連接。電容器cb的另一端可以連接到保護(hù)晶體管5的柵極端子和電阻器rb的另一端。電阻器rb的另一端可以連接到電容器cb的另一端和保護(hù)晶體管5的柵極端子。在esd保護(hù)電路1中，保護(hù)晶體管5可以是nmos晶體管。作為電源電壓vdd的正電壓可以供給到電源配線2，作為基準(zhǔn)電壓vss的接地電壓可以供給到基準(zhǔn)電壓配線3，并且負(fù)電壓(-vs)可以供給到第三電源線7。在圖4的esd保護(hù)電路1中，與圖3的esd保護(hù)電路101一樣，在上述(1)的正常操作期間(未施加浪涌)，保護(hù)晶體管5的截止泄漏電流減少了。由于將負(fù)電壓(-vs)供給到第三電源線7，所以通過(guò)時(shí)間常數(shù)電路9使得保護(hù)晶體管5的柵極電位變?yōu)樨?fù)值。由于將低于基準(zhǔn)電壓vss的負(fù)電壓施加到保護(hù)晶體管5的柵極，所以同與圖1的esd保護(hù)電路100的情況一樣的其中將基準(zhǔn)電壓vss施加到保護(hù)晶體管5的柵極的情況相比，截止泄漏電流減少了。圖5是典型的nmos晶體管的柵極電壓vg相對(duì)于漏極電流id的特性曲線圖。如上述圖2所示，即使當(dāng)柵極電壓vg為0v時(shí)，也會(huì)在保護(hù)晶體管5中產(chǎn)生每單位柵極寬度(1μm)約0.1na的截止泄漏電流。例如，如圖5所示，當(dāng)柵極電壓vg為-0.8v時(shí)，截止泄漏電流要比柵極電壓vg為0v時(shí)的截止泄漏電流低一位數(shù)以上。例如，在圖4的esd保護(hù)電路1中，當(dāng)在上述(2)的組裝工作期間施加esd浪涌時(shí)，不能向電源配線2和第三電源線7分別供給電源電壓vdd和負(fù)電壓(-vs)，并且保護(hù)晶體管5的柵極電位可能變得不確定(例如，浮動(dòng))。在這種狀態(tài)下，當(dāng)向電源配線2突然施加esd浪涌時(shí)，利用esd浪涌代替電源電壓vdd，反相器電路4和保護(hù)晶體管5變得僅可操作短時(shí)間。電容器cb響應(yīng)于esd浪涌的脈沖輸入而允許電流流過(guò)其中，并且使保護(hù)晶體管5的柵極接通，從而允許消除esd浪涌。[1.2效果]如上所述，本實(shí)施方案使得可以減少保護(hù)晶體管5的截止泄漏電流，并且可以在維持esd保護(hù)功能的同時(shí)在正常操作期間實(shí)現(xiàn)低功耗。例如，與圖1的esd保護(hù)電路100相比，本實(shí)施方案使得可以將功耗減至1/10以下。另外，在圖3的esd保護(hù)電路101中需要將第三反相器inv3的nmos晶體管4n的阱單獨(dú)與其他mos晶體管分開(kāi)，而在本實(shí)施方案中，簡(jiǎn)單地將時(shí)間常數(shù)電路9添加到的圖1的esd保護(hù)電路100中的配線處理就足夠了。這不會(huì)導(dǎo)致設(shè)計(jì)和布局的問(wèn)題。需要指出的是，本說(shuō)明書(shū)所述的效果是示例性而非限制性的。由本技術(shù)實(shí)現(xiàn)的效果可以是上述那些效果之外的效果。這同樣適用于下述其他實(shí)施方案和變形例。[1.3變形例]接著，對(duì)第一實(shí)施方案的變形例進(jìn)行說(shuō)明。在下文中，適當(dāng)省略了對(duì)與圖4所示的電路的部分(包括構(gòu)成和操作)類似的部分的說(shuō)明。[1.3.1第一變形例和第二變形例]在圖4所示的半導(dǎo)體集成電路中，反相器電路4可以由兩級(jí)以上的反相器構(gòu)成。圖6示出了根據(jù)第一實(shí)施方案的第一變形例的半導(dǎo)體集成電路的例子。圖6所示的半導(dǎo)體集成電路相對(duì)于圖4所示的半導(dǎo)體集成電路可以包括包含具有三級(jí)構(gòu)成的反相器電路4的esd保護(hù)電路1a。換句話說(shuō)，反相器電路4可以具有其中第一反相器inv1、第二反相器inv2和第三反相器inv3串聯(lián)連接的構(gòu)成。在這種情況下，最后一級(jí)中的第三反相器inv3的輸出端可以充當(dāng)反相器電路4的輸出端。因此，時(shí)間常數(shù)電路9中的電容器cb的一端可以與第三反相器inv3的輸出端連接。其他構(gòu)成和操作可以與圖4所示的半導(dǎo)體集成電路的那些構(gòu)成和操作基本上相似。另外，當(dāng)反相器電路4具有五級(jí)以上的奇數(shù)級(jí)的構(gòu)成時(shí)，反相器電路4之外的構(gòu)成可以與圖4所示的半導(dǎo)體集成電路的那些構(gòu)成基本上相似。圖7示出了根據(jù)第一實(shí)施方案的第二變形例的半導(dǎo)體集成電路的例子。圖7所示的半導(dǎo)體集成電路相對(duì)于圖4所示的半導(dǎo)體集成電路可以包括包含具有兩級(jí)構(gòu)成的反相器電路4的esd保護(hù)電路1b。換句話說(shuō)，反相器電路4可以具有其中第一反相器inv1和第二反相器inv2彼此串聯(lián)連接的構(gòu)成。在這種情況下，最后一級(jí)中的第二反相器inv2的輸出端可以充當(dāng)反相器電路4的輸出端。因此，時(shí)間常數(shù)電路9的電容器cb的一端可以與第二反相器inv2的輸出端連接。在圖7所示的半導(dǎo)體集成電路中構(gòu)成檢測(cè)電路8的檢測(cè)電阻器ra和檢測(cè)電容器ca位置關(guān)系與在圖4所示的半導(dǎo)體集成電路中的位置關(guān)系相反。換句話說(shuō)，在圖4所示的半導(dǎo)體集成電路中，檢測(cè)電阻器ra的一端與電源配線2連接，并且檢測(cè)電容器ca的一端與基準(zhǔn)電壓配線3連接。相比而言，在圖7所示的半導(dǎo)體集成電路中，檢測(cè)電容器ca的一端與電源配線2連接，并且檢測(cè)電阻器ra的一端與基準(zhǔn)電壓配線3連接。其他構(gòu)成和操作可以與圖4所示的半導(dǎo)體集成電路的那些構(gòu)成和操作基本上相似。另外，當(dāng)反相器電路4具有四級(jí)以上的偶數(shù)級(jí)的構(gòu)成時(shí)，除反相器電路4和檢測(cè)電路8之外的構(gòu)成可以與圖4所示的半導(dǎo)體集成電路的那些構(gòu)成基本上相似。[1.3.2第三變形例]圖8示出了根據(jù)第一實(shí)施方案的第三變形例的半導(dǎo)體集成電路的例子。圖8所示的半導(dǎo)體集成電路相對(duì)于圖4所示的半導(dǎo)體集成電路可以包括包含具有兩級(jí)構(gòu)成的反相器電路4和由pmos晶體管構(gòu)成的保護(hù)晶體管5p的esd保護(hù)電路1c。反相器電路4可以具有其中第一反相器inv1和第二反相器inv2彼此串聯(lián)連接的構(gòu)成。在這種情況下，最后一級(jí)中的第二反相器inv2的輸出端可以充當(dāng)反相器電路4的輸出端。因此，時(shí)間常數(shù)電路9中的電容器cb的一端可以與第二反相器inv2的輸出端連接。在esd保護(hù)電路1c中，作為電源電壓vdd的第一正電壓可以供給到電源配線2，作為基準(zhǔn)電壓vss的接地電壓可以供給到基準(zhǔn)電壓配線3，并且比第一正電壓高的第二正電壓vd可以供給到第三電源線7。其他構(gòu)成和操作可以與圖4所示的半導(dǎo)體集成電路的那些構(gòu)成和操作基本上相似。<2.第二實(shí)施方案>接著，對(duì)本公開(kāi)的第二實(shí)施方案進(jìn)行說(shuō)明。在下文中，適當(dāng)省略了對(duì)與上述第一實(shí)施方案中的部分(包括構(gòu)成和操作)類似的部分的說(shuō)明。圖9示出了根據(jù)第二實(shí)施方案的半導(dǎo)體集成電路的例子。圖9所示的半導(dǎo)體集成電路可以包括其中時(shí)間常數(shù)電路9的連接位置與圖4所示的半導(dǎo)體集成電路中的時(shí)間常數(shù)電路9的連接位置不同的esd保護(hù)電路1d。在圖4所示的半導(dǎo)體集成電路中，時(shí)間常數(shù)電路9可以與電源配線2、第三電源線7和保護(hù)晶體管5的背柵極端子連接。更具體地，時(shí)間常數(shù)電路9的電容器cb的一端可以與電源配線2連接。電阻器rb的一端可以與第三電源線7連接。電容器cb的另一端可以連接到保護(hù)晶體管的背柵極端子和電阻器rb的另一端。電阻器rb的另一端可以連接到電容器cb的另一端和保護(hù)晶體管5的背柵極端子。此外，反相器電路4的輸出端可以與保護(hù)晶體管5的柵極端子連接。在esd保護(hù)電路1d中，保護(hù)晶體管5可以是nmos晶體管。作為電源電壓vdd的正電壓可以供給到電源配線2，作為基準(zhǔn)電壓vss的接地電壓可以供給到基準(zhǔn)電壓配線3，并且負(fù)電壓(-vs)可以供給到第三電源線7。其他構(gòu)成可以與圖4所示的半導(dǎo)體集成電路的那些構(gòu)成基本上相似。圖10是典型的nmos晶體管的柵極電壓vg相對(duì)于漏極電流id的特性曲線圖。如圖10中的“ref”所示的特性曲線所示，即使當(dāng)柵極電壓vg為0v時(shí)，也會(huì)在保護(hù)晶體管5中產(chǎn)生略小于每單位柵極寬度(1μm)約0.1na的截止泄漏電流。即使在本實(shí)施方案的esd保護(hù)電路1d中，在上述(1)的正常操作期間(未施加浪涌)，保護(hù)晶體管5的截止泄漏電流也減少了。由于將負(fù)電壓(-vs)供給到第三電源線7，所以負(fù)電壓被供給到保護(hù)晶體管5的背柵極端子。這增大了保護(hù)晶體管5的閥值電壓vth。因此，如圖10所示，柵極電壓vg相對(duì)于漏極電流id的特性曲線整體下降，并且截止泄漏電流減少。<3.其他實(shí)施方案>本公開(kāi)的技術(shù)不限于上述實(shí)施方案，并且可以進(jìn)行各種變形。例如，本技術(shù)可以具有以下構(gòu)成中的任一種。(1)一種半導(dǎo)體集成電路，包括：與受保護(hù)電路連接的第一電源線和第二電源線；被供給有與供給到所述第一電源線和第二電源線的電壓不同的電壓的第三電源線；連接在所述第一電源線和第二電源線之間并檢測(cè)在所述第一電源線中產(chǎn)生的浪涌的檢測(cè)電路；包括串聯(lián)連接的至少一個(gè)反相器并且連接在所述第一電源線和第二電源線之間的反相器電路；連接在所述第一電源線和第二電源線之間并且受到所述檢測(cè)電路的輸出控制使得所述浪涌流過(guò)所述第二電源線的保護(hù)晶體管；和至少與所述第三電源線和所述保護(hù)晶體管連接的時(shí)間常數(shù)電路。(2)根據(jù)上述(1)所述的半導(dǎo)體集成電路，其中所述時(shí)間常數(shù)電路包括電容器和電阻器，以及所述電阻器的一端與所述第三電源線連接。(3)根據(jù)上述(2)所述的半導(dǎo)體集成電路，其中所述電容器的一端與所述反相器電路的輸出端連接，并且所述電容器的另一端連接到所述保護(hù)晶體管的柵極端子和所述電阻器的另一端，以及所述電阻器的另一端連接到所述電容器的另一端和所述保護(hù)晶體管的所述柵極端子。(4)根據(jù)上述(2)所述的半導(dǎo)體集成電路，其中所述電容器的一端與所述第一電源線連接，并且所述電容器的另一端連接到所述保護(hù)晶體管的背柵極端子和所述電阻器的另一端，以及所述電阻器的另一端連接到所述電容器的另一端和所述保護(hù)晶體管的所述背柵極端子。(5)根據(jù)上述(1)～(4)中任一項(xiàng)所述的半導(dǎo)體集成電路，其中所述保護(hù)晶體管是n溝道金屬氧化物半導(dǎo)體晶體管，所述第一電源線被供給有正電壓，所述第二電源線被供給有接地電壓，以及所述第三電源線被供給有負(fù)電壓。(6)根據(jù)上述(1)～(4)中任一項(xiàng)所述的半導(dǎo)體集成電路，其中所述保護(hù)晶體管是p溝道金屬氧化物半導(dǎo)體晶體管，所述第一電源線被供給有第一正電壓，所述第二電源線被供給有接地電壓，以及所述第三電源線被供給有比所述第一正電壓高的第二正電壓。本申請(qǐng)基于并要求于2014年12月5日向日本專利局提交的日本專利申請(qǐng)no.2144-247067的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用的方式并入本文。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，依據(jù)設(shè)計(jì)要求和其他因素，可以在本發(fā)明所附的權(quán)利要求書(shū)或其等同物的范圍內(nèi)進(jìn)行各種修改、組合、次組合以及改變。當(dāng)前第1頁(yè)12當(dāng)前第1頁(yè)12